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工程中当某个模块A很大，每次工程中其他地方的改动都要花很长的时间再综合A，如果把模块A封装成一个IP，就不用每次再重新花时间综合A。 从http://blog.csdn.net/jbb0523/article/details/7846921看了许多关于IP封装的，但是比较杂乱，没有具体的例程可以参考。 下面以一个实例介绍ISE中IP（black box）封装。 1） 现有模块A： network8n_router_new_ni 2） 把模块A设为顶层 3） 把综合选项中“Add I/O Buffers”去掉，把顶层综合，生成network8n_router_new_ni.ngc 4） 写一个顶层模块B，B模块中只包含输入输出和例化模块A。模块（module）前面加上 // XST black box declaration // box_type"black_box" // synthesis attribute box_type of sdram_top is"black_box" 。在例化模块A时，前面加上// synthesistranslate_off，例化完后加上// synthesistranslate_on。 若不清楚，可见http://download.csdn.net/detail/feitianchunge/8582855 5） 把生成的ngc重命名为B.ngc,和B.v放在同一个目录下 6） 当需要用到模块A时，直接例化模块B。这时再重新综合就不会对模块A再综合。 7） Translate时可能遇到的问题NgdBuild:604，参考 http://blog.sina.com.cn/s/blog_4a6ecb3e0100stf9.html，把ngc所在目录的路径添加到translate的-sd选项中 8）OK！ 0 0 ISE中将Verilog封装为IPcore ISE中IPcore调用之DCM java中将数据封装为JSON包 ISE中如何将自己的verilog源代码.v或VHDL源代码.vhd封装打包成IP核？ ISE中如何将自己的verilog源代码.v或VHDL源代码.vhd封装打包成IP核？ Verilog note---overview 1--ISE使用流程 ISE打开verilog工程无法显示源文件问题 如何使用ISE高效开发Verilog项目（新手） ISE verilog 错误及解决记录（不定期更新） verilog-ise中BUFG和IBUFG的使用 ISE 14.7 Verilog 语言编写的模块调用 duilib中将xml封装为控件简单示例(简单自定义控件，封装几个基本控件合为1个自定义控件) ISE中的Verilog Test Fixture类型的.v文件为啥在Implementation中显示？如何修改？ verilog程序，ISE 10.1环境下，综合出错“ this signal is connected to multiple drivers.” 求大神指导，ISE Verilog程序综合的error不知如何解决，又被虐了。 Verilog中ISE联合Modelsim仿真，出现蓝线和红线的问题 Verilog转换为VHDL注意事项 在php中将上传封装成类 hdu1527取石子游戏 威佐夫博弈 我也学android(1)搭个环境 灰度图的理解 湖南省第十届大学生计算机程序设计竞赛：残缺的棋盘 黑马程序员—C语言—Xcode环境准备 ISE中将Verilog封装为IPcore 静态库&动态库的创建和使用 Maven基础教程 Oracle自增长主键 C语言的基础常识-转义字符与格式控制 Leetcode Number of Islands offset 是 z-fighting 蓝桥杯大赛单片机组学习笔记，基于stc15f2k61s2转接板 Eclipse中几个最有用的快捷键组合 |
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